FPGA动态局部重构：后量子密码敏捷加速与微架构

1. 后量子密码敏捷性挑战与硬件异构鸿沟

在现代密码学与硬件工程的发展交汇点上，量子计算的物理实现突破正在重塑全球数字基础设施的底层信任根基。随着 Shor 算法与 Grover 算法在理论与实验层面的持续演进，基于经典数学难题（如大整数素因子分解与椭圆曲线离散对数）的公钥密码体系面临着确定性的失效窗口。为了应对这一系统性安全挑战，硬件密码加速架构必须在保证极高计算吞吐的同时，具备快速适应未知算法演进的物理能力。本章系统阐述后量子密码标准化格局、格密码与哈希签名的微架构鸿沟，以及动态局部重构在解决硬件资源瓶颈中的核心工程价值。

1.1 NIST FIPS 203/204/205 标准化后的密码算法多元化与迁移困境

随着美国国家标准与技术研究院（NIST）正式发布第一批后量子密码（PQC）标准——FIPS 203（ML-KEM，基于模格的密钥封装机制）、FIPS 204（ML-DSA，基于模格的数字签名算法）以及 FIPS 205（SLH-DSA，基于无状态哈希的数字签名算法），全球信息安全体系正式进入了向抗量子密码迁移的实质性工程实施阶段。与此同时，针对第四轮候选算法（如基于准循环中度奇偶校验码的 HQC 与 BIKE）的评估以及国产商用密码体系向抗量子混合过渡的推进，使得现代密码系统面临着前所未有的算法多样性与多态共存格局。

在这一演进背景下，“密码敏捷性”（Cryptographic Agility）已经从一种软件架构设计原则上升为底层硬件安全模块的核心物理指标。传统的经典公钥密码体系主要依赖大整数分解（RSA）或离散对数与椭圆曲线（ECC/ECDSA/SM2），其底层算力核心高度同质化，通常只需一套高位宽模乘累加运算器（如 2048 位或 4096 位 Montgomery 模乘器）配合通用的微码控制器，即可全面支持全部非对称公钥密码操作。然而，后量子密码体系的数学机理呈现出极度发散的多样性，涵盖了模格上的容错学习（Module-LWE/LWR）、模格上的短整数解（Module-SIS）、基于纠错码的伴随式解码综合症计算以及基于对称哈希函数的 Merkle 树遍历与一次性签名链。

这种数学机理的多样性直接导致了系统迁移中的算法选型两难。在网络层通信与传输层安全（TLS 1.3 / IPsec）握手中，需要高吞吐、低延迟的密钥封装机制（ML-KEM-768/1024）；在数字证书签发与固件身份认证中，需要签名尺寸适中、验签极快的格签名（ML-DSA-652/87）；而在高安全级别的长期根证书签发与代码签名中，为了规避格理论可能存在的潜在数学隐患，系统往往必须引入完全不依赖格困难假设的无状态哈希签名（SLH-DSA）。在面对长期存在的“先存储，后解密”（Harvest Now, Decrypt Later, HNDL）威胁时，硬件系统若缺乏在运行期即时切换算法与参数集的能力，将面临巨大的物理重构与硬件报废成本。

1.2 格密码与哈希签名的硬件微架构断层

从芯片与微架构工程实现的角度审视，格密码算法与哈希签名算法在底层硬件资源消耗、数据流特征以及存储访问模式上存在着巨大的物理断层。下表给出了三类典型后量子密码标准的核心硬件计算特征对比：

如上表所示，格密码算法（ML-KEM 与 ML-DSA）的核心算力瓶颈在于有限域多项式环 $\mathbb{Z}_q[X]/(X^n + 1)$ 上的快速乘法。这要求微架构配置高度优化的数论变换（Number Theoretic Transform, NTT）蝶形运算单元以及专用的模约减乘法器（DSP 密集型）。由于多项式系数运算在蝶形网络各级之间存在复杂的位反转寻址规律，设计必须采用精细编排的双端口甚至四端口块状 RAM（Block RAM, BRAM）乒乓架构，以实现零气泡（Zero-bubble）的连续数据供给。

与之形成鲜明对比的是，无状态哈希签名算法（SLH-DSA）完全不涉及多项式环与数论变换，其核心运算由数以万计的底层哈希函数调用构成。以 SLH-DSA-128s 为例，单次签名操作需要执行数万次 Keccak-f[1600] 排列或 SHA-256 块压缩，用于生成数百条 Winternitz 一次性签名（WOTS+）链与森林结构（FORS）子树。若在硬件中通过共享格密码的算力单元来执行哈希计算，将导致严重的算力错配——大量的硬件乘法器（DSP）处于完全空闲状态，而少量的通用逻辑查找表（LUT）则承受巨大的哈希迭代负载，最终造成极低的签名吞吐率与漫长的处理延迟。

1.3 传统全静态集成与 ASIC 硬化方案的物理资源瓶颈

面对上述微架构断层，传统的硬件系统集成方法通常存在两条路线，但两者在后量子密码工程落地中均遇到了显著的物理瓶颈：

第一条路线是全静态 FPGA 单片集成方案。为了在一颗 FPGA 芯片内同时支持 ML-KEM、ML-DSA 与 SLH-DSA 全参数集，系统必须将各自独立的专用硬件加速器全部例化在顶层网表中。这种“大而全”的静态堆叠设计会导致片上资源（CLB、DSP48E、BRAM36）急剧膨胀。以主流工业级中端 FPGA（如 Xilinx Kintex-7 xc7k325t）为例，单套完整优化的 ML-DSA 签名引擎与单套展开式 SLH-DSA 高性能引擎合计将消耗超过 16 万个 LUT 与 280 个 BRAM36，直接超出该芯片可用的物理资源上限。为了容纳全部算法，工程师不得不选用更高规格的超大容量 FPGA 器件，这直接导致硬件成本、静态功耗以及散热设计规格成倍上升。

第二条路线是专用集成电路（ASIC）硬化路线。虽然专用芯片在面积效率比与能效比上具有天然优势，但在后量子密码演进过渡期，ASIC 方案面临着致命的合规与算法冻结风险。后量子密码算法的最终标准与侧信道防护规范仍在持续演进，且不同行业（如金融、电力、政务、车联网）对混合加密组合模式（如国密 SM2/SM4 与 PQC 的双重包裹）存在差异化要求。一旦算法参数、填充模式、侧信道一阶掩码刷新机制或多项式采样位宽发生微调，已流片的 ASIC 硬件安全模块（HSM）将面临彻底失效且无法物理升级的困境。

1.4 动态局部重构（DFX）的技术本质与演进价值

为了在有限的芯片物理资源、极致的算力性能以及长期密码敏捷性之间取得平衡，**基于 FPGA 的动态局部重构（Dynamic Function eXchange, DFX）**技术成为了破局的关键工程路径。

DFX 允许将 FPGA 物理芯片划分为两大逻辑域：静态外壳区域（Static Shell Region）与可重构分区（Reconfigurable Partition, RP）。静态外壳在系统上电后一次性加载，常驻运行，承载高速 PCIe DMA 控制器、主机寄存器交互接口、片外 DDR 内存控制器、安全熵源接入总线以及系统时钟与复位网络；而可重构分区则预留特定的物理芯片区域（Pblock），在系统持续运行、PCIe 链路不中断、主机驱动不卸载的前提下，通过内部配置访问端口（ICAP）或处理器配置访问端口（PCAP），在毫秒级时间内将特定算法的局部比特流（Partial Bitstream）动态加载至 RP 区域。

通过 DFX 架构，系统能够在同一块物理可重构区域内，根据主机下发的实时密码任务负载，按需热切换执行 ML-KEM 密钥协商、ML-DSA 数字签名、SLH-DSA 长期认证或传统国密加速模块。这种“时分复用”机制从根本上打破了片上硬件资源的静态物理限制，在保持中端低成本 FPGA 硬件形态的同时，提供了完备的抗量子多模态算法加速能力。

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2. DFX 静态外壳与可重构分区系统总线架构

为了在物理硅片上构建稳定可靠的动态重构基础设施，必须建立高内聚、低耦合的分层总线拓扑与严格的物理隔离屏障。静态外壳不仅要为动态模块提供充沛的时钟、复位与高速数据通道，还必须承担系统健康监控、硬件故障隔离以及灾难回退恢复等多重关键职责。本章深入剖析静态外壳与可重构分区的物理约束划分、PCIe 控制面寄存器映射体系，以及 AXI 总线拓扑的高并发互联设计。

2.1 芯片级物理分区划分与时钟/布线约束

在 DFX 硬件设计流程中，合理的芯片级平面规划（Floorplanning）是确保系统能够成功布线并在目标频率下稳定运行的前提。设计必须根据各个可重构模块（Reconfigurable Module, RM）的最大资源需求，在芯片物理版图上划分出规整的 Pblock 约束区域。

在针对 Xilinx 7 系列及 UltraScale+ 架构的实现中，静态外壳与可重构分区的物理划分遵循以下严苛的工程准则：

1. 时钟区域与 I/O 隔离：所有的高速物理引脚（PCIe 收发器 GT Bank、DDR3/4 内存控制器专用 I/O Bank、外部高速光电时钟输入）必须全部划入静态外壳区域。静态外壳通常占据芯片四周边缘及底部时钟区域（如 X0Y0–X0Y3），确保物理 I/O 时钟树与差分收发链路不受动态重构过程的干扰。
2. Pblock 矩形对齐与 SNAPPING 约束：可重构分区 rp_pqc 必须严格吸附在可编程逻辑块（CLB）、DSP 运算单元与 BRAM 块的整数帧（Frame）边界上。在 Vivado 物理约束文件（XDC）中，必须显式启用 SNAPPING ON 与 CONTAIN_ROUTING TRUE 属性，强制布局布线器将可重构分区内的所有逻辑网表与内部布线限制在指定的物理方框内部，严禁任何 RP 内部走线跨越边界穿透静态区域。
3. 全局时钟分配：由全局时钟缓冲器（BUFG/BUFGCTRL）驱动的主系统时钟（如 200 MHz 加速引擎时钟、125 MHz AXI 总线时钟、100 MHz ICAP 配置时钟）统一在静态区域产生，并通过专用的垂直时钟骨干网络引入可重构区域。

下表展示了典型 xc7k325t 芯片上静态外壳与可重构分区的资源预算分配方案：

2.2 PCIe Gen2x8 XDMA 引擎与 BAR0 寄存器映射空间设计

为了实现主机操作系统与 FPGA 之间的高速命令交互与海量数据搬运，静态外壳集成了基于 Xilinx XDMA 的 PCIe 控制子系统。XDMA 配置为 Gen2x8 模式，在 125 MHz 运行频率下提供高达 $3.2\ \mathrm{GB/s}$ 的双向直接内存访问（DMA）吞吐能力。

系统的控制平面采用 AXI-Lite 总线协议，映射在 PCIe 基址寄存器 0（BAR0）的 32 位物理地址空间中。BAR0 寄存器空间进行了严格的模块化分区，确保静态控制、系统健康状态监控、灾难恢复与 DFX 动态重构控制相互解耦：

其中，0x610 - 0x630 为 DFX 重构引擎的核心控制接口，其详细寄存器定义如下表所示：

2.3 AXI-Lite 控制平面与 AXI-MM 数据搬运总线拓扑

在数据平面，系统设计了双轨分离的 AXI 互联架构。对于计算密集的密码载荷（如 TLS 握手证书链、KEM 密文、签名消息），主机通过 XDMA 的 AXI-Memory Mapped（AXI-MM）主通道，直接将数据批量推送到片外高速 DDR3 SDRAM 的暂存区；对于实时计算请求，静态分发器通过 AXI4-Stream 接口将任务描述符（包含算法 ID、输入指针、输出长度、掩码使能位）以零拷贝方式推送至当前加载的可重构模块。

静态外壳内部集成了高性能的 ICAPE2 驱动引擎（hyqrypt_pcap_engine）。该引擎本质上是一个高并发的 AXI-MM 读主控器（AXI Read Master），其内部包含一个 $64\ \mathrm{bit} \times 1024$ 深度的异步 FIFO，连接 DDR3 控制器的数据读通道与 ICAPE2 原语的 32 位写入端口。当主机向 PCAP_TRIGGER 写入触发信号时，PCAP 引擎以突发（Burst）模式从 DDR3 读取压缩后的局部比特流，跨时钟域推入异步 FIFO，并在 ICAP 专用的 100 MHz 时钟驱动下，以每个周期 32 位的吞吐率写入 ICAP 硬核。

2.4 系统拓扑解析与组件集成

下图完整展示了基于 DFX 的抗量子硬件加速器静态外壳、动态重构分区、PCAP 局部重构流以及无毛刺解耦边界的系统级硬件微架构拓扑：

如上图所示，在物理芯片内部，静态区域与可重构区域之间存在一道显式的无毛刺 AXI 解耦边界（Glitch-Free AXI Decoupler）。在动态重构期间，由于可重构区域内的 SRAM 配置单元被逐帧擦除和重写，RP 边界上的所有输出引脚将呈现不可预测的随机悬空或高频抖动状态（Glitches）。解耦边界通过硬件使能信号，在重构开始瞬间将所有穿越分区的 AXI-Lite 与 AXI-Stream 信号线强制箝位在合法的空闲电平（如 tvalid=0, tready=0, awvalid=0），从而彻底杜绝了重构噪声向静态总线蔓延导致的 PCIe 崩溃或系统死锁。

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3. PCAP 动态热切换时序与 AXI-Stream 无缝解耦机制

动态重构过程在微观物理层面上是一场对底层硅片 SRAM 逻辑开关的在线重新编程。在纳秒级的重构时间内，总线信号的抖动、时钟网络的瞬态断续以及流水线残余数据的冲突，极易引发不可逆的系统异常。为了确保硬件系统在全天候高负荷运行下具备 100% 的热切换确定性，必须对重构全流程的时序模型、延迟预算与协议状态机实施精细的工程控制。本章系统剖析局部比特流流式分发、重构延迟数学模型以及无毛刺解耦与排空控制时序。

3.1 基于 ICAP/PCAP 的局部比特流流式分发通路

在传统的单体架构中，更新 FPGA 逻辑必须对全片进行重新配置（Full Reconfiguration），这会导致 PCIe 物理链路中断并迫使主机操作系统重新枚举设备。而在 DFX 架构中，系统通过芯片内部的配置访问端口（ICAPE2 原语）实现局部在线配置。

局部比特流（Partial Bitstream）仅包含特定可重构分区（Pblock）对应的配置帧（Configuration Frames）。在生成比特流时，Vivado 会自动将比特流格式化为符合 ICAP 协议标准的命令序列，包括同步头（Sync Word 0xAA995566）、类型 1 写入命令（Type 1 Write Packet）以及配置寄存器寻址（FAR, Frame Address Register）。

为了实现极致的重构分发效率，正微光电工程团队构建了“主机预载-片上缓存-ICAP 突发流写”的三级分发通路：

1. 主机驱动在系统初始化阶段，预先将系统中可能用到的所有算法局部比特流镜像（如 rm_mlkem768.bit、rm_mldsa652.bit、rm_slhdsa128s.bit）通过 DMA 一次性载入板载 DDR3 内存的高端保留物理地址空间（如 0x0800_0000 开始的分区）；
2. 当业务层触发密码算法切换请求时，主机无需通过缓慢的主机内存通道重新发送几兆字节的比特流，仅需通过一次 32 位的 PCIe BAR0 寄存器写操作，将对应比特流在 DDR3 中的起始地址与长度写入 PCAP_DDR_ADDR 与 PCAP_BYTE_LEN，随后置位 PCAP_TRIGGER；
3. PCAP 硬件状态机自主发起 DDR3 AXI 突发读取，以极高带宽（DDR3 峰值读取带宽达 $3.2\ \mathrm{GB/s}$）持续灌入 ICAP 缓冲队列，将总线传输瓶颈完全转移至 ICAP 硬件端口的最大物理吞吐上限。

3.2 动态热切换延迟预算建模与 ICAP 吞吐性能上限

在硬件工程设计中，算法热切换的延迟预算（Latency Budget）必须具备严格的确定性数学模型。ICAP 物理端口的最大配置带宽 $B_{\mathrm{ICAP}}$ 取决于其数据位宽 $W_{\mathrm{ICAP}}$ 与驱动时钟频率 $f_{\mathrm{ICAP}}$：

$$B_{\mathrm{ICAP}} = W_{\mathrm{ICAP}} \times f_{\mathrm{ICAP}} = 32\ \mathrm{bit} \times 100\ \mathrm{MHz} = 400\ \mathrm{MB/s} = 3.2\ \mathrm{Gbps}$$

若局部重构分区的非压缩比特流尺寸为 $S_{\mathrm{raw}}$，在启用比特流硬件压缩算法（BITSTREAM.GENERAL.COMPRESS TRUE）后，实际生成的局部比特流尺寸记为 $S_{\mathrm{comp}}$。令压缩比因子为 $\alpha = S_{\mathrm{comp}} / S_{\mathrm{raw}}$（在典型逻辑利用率下，$\alpha$ 通常处于 $0.35 \sim 0.65$ 之间），则纯物理配置耗时 $T_{\mathrm{config}}$ 为：

$$T_{\mathrm{config}} = \frac{S_{\mathrm{comp}}}{B_{\mathrm{ICAP}}} = \frac{\alpha \cdot S_{\mathrm{raw}}}{400\ \mathrm{MB/s}}$$

系统执行一次完整算法热切换的总耗时 $T_{\mathrm{switch}}$ 由以下六个离散阶段的耗时累加而成：

$$T_{\mathrm{switch}} = T_{\mathrm{drain}} + T_{\mathrm{decouple}} + T_{\mathrm{config}} + T_{\mathrm{crc}} + T_{\mathrm{zeroize}} + T_{\mathrm{resume}}$$

下表给出了三种典型算力核在启用压缩配置后的实测重构延迟预算分解：

由上表可知，在全功能 SLH-DSA 这样的大型算力核场景下，算法切换延迟可严格控制在 6 毫秒以内；而对于 ML-KEM 这样的高频密钥交换核，切换延迟仅为 1 毫秒左右。这表明系统完全有能力在处理突发批处理密码任务时，以微秒至毫秒级的粒度进行实时算力重构。

3.3 无毛刺 AXI-Stream 解耦桥与流水线排空

为了确保动态重构过程中总线数据的一致性与稳定性，系统设计了严格的六阶段解耦与排空时序协议。

在重构触发信号到达后，状态机首先进入**流水线排空（Pipeline Drain）**阶段。此时，静态任务调度器暂停向 RP 模块派发新的密码计算任务，并等待 RP 模块内部正在执行的最后一次蝶形运算或哈希迭代完成。静态外壳通过监控 RP 内部返回的 job_busy 信号线，若在设定的超时窗口（如 10,000 个时钟周期，约 50 μs）内流水线未排空，则硬件强制断开输入通道。

排空完成后，静态解耦控制器断开 AXI-Stream 握手通道。解耦电路的 Verilog RTL 微架构核心逻辑如下所示：

// AXI-Stream Glitch-Free Decoupler RTL Logic
module hyqrypt_axi_decoupler (
    input  wire        clk,
    input  wire        rst_n,
    input  wire        decouple_en,        // 解耦使能信号
    // 静态侧上游 AXI-Stream 接口
    input  wire [63:0] s_axis_tdata,
    input  wire        s_axis_tvalid,
    output wire        s_axis_tready,
    // 动态 RP 侧下游 AXI-Stream 接口
    output reg  [63:0] m_axis_tdata,
    output reg         m_axis_tvalid,
    input  wire        m_axis_tready
);
    // 当 decouple_en 置高时，向下游输出恒为 0，向上游反压 tready=0
    assign s_axis_tready = decouple_en ? 1'b0 : m_axis_tready;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            m_axis_tdata  <= 64'd0;
            m_axis_tvalid <= 1'b0;
        end else if (decouple_en) begin
            m_axis_tdata  <= 64'd0;
            m_axis_tvalid <= 1'b0;
        end else begin
            m_axis_tdata  <= s_axis_tdata;
            m_axis_tvalid <= s_axis_tvalid;
        end
    end
endmodule

3.4 动态重构时序泳道与状态机迁移协议

下图完整展示了 PCAP 局部热重构过程中的控制信号时序变化以及底层 DFX 控制器有限状态机（FSM）的迁移逻辑：

如上图所示，DFX 重构状态机严格遵循七状态闭环转换逻辑：

• S0: IDLE：系统处于稳态运行状态，解耦信号无效，ICAP 处于空闲低功耗模式；
• S1: DRAIN_PIPE：检测到重构触发事件，拉高 decouple_en，等待当前任务完成并排空流水线数据；
• S2: ICAP_LOAD：使能 ICAP 读写控制器，以 $400\ \mathrm{MB/s}$ 速率将 DDR3 中的局部比特流突发写入配置端口；
• S3: CRC_VERIFY：读取 ICAP 状态寄存器中的配置启动序列（Startup Sequence）与 EOS（End Of Sequence）标志位，校验比特流硬件 CRC32 完整性；
• S4: ZERO_SCRUB：触发硬件清零脉冲，对 RP 内的所有 BRAM 存储单元与内部状态寄存器进行全零物理覆盖（详见第 5 节）；
• S5: RESUME：释放 AXI 解耦信号与时钟门控，恢复中断响应，通知主机驱动重构完成并进入就绪状态。

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4. 多模态后量子算法硬件算力核（RM）微架构深度剖析

动态可重构分区（RP）的计算效率最终取决于各个可重构模块（RM）的专用微架构优化深度。针对格密码多项式代数运算与无状态哈希签名树遍历两类迥异的数据通路，必须分别定制专用的流水线调度器、无冲突多端口存储结构与模约减算术单元。本章深入剖析 ML-KEM、ML-DSA 与 SLH-DSA 三大核心算力核的 RTL 级微架构实现细节与面积-延迟平衡优化策略。

4.1 RM1：ML-KEM-768/1024 高速数论变换（NTT）与双端口无碰撞 BRAM 寻址

在 ML-KEM（FIPS 203）算法中，运算瓶颈集中在多项式环 $R_q = \mathbb{Z}_q[X]/(X^{256} + 1)$ 上的多项式乘法，其中固定模数 $q = 3329$。正微光电工程团队设计了专用的多级流水线数论变换（NTT）加速核。

4.1.1 蝶形运算单元与模约减电路

NTT 加速核包含前向变换（NTT）与逆变换（INTT）两种工作模式。前向变换采用 Cooley-Tukey 蝶形拓扑，逆变换采用 Gentleman-Sande 蝶形拓扑。对于输入的两路多项式系数 $(u, v)$ 与旋转因子（Twiddle Factor）$\zeta$，Cooley-Tukey 蝶形运算定义为：

$$u' = u + v \cdot \zeta \pmod q, \quad v' = u - v \cdot \zeta \pmod q$$

为了在 200 MHz 运行时钟下实现单周期流水化吞吐，乘法器后端集成了经过严格位宽截断优化的 Montgomery 模约减电路。令常数 $R = 2^{16}$，预计算常数 $q^{-1} \equiv -3329^{-1} \equiv 3327 \pmod R$。对于 32 位中间乘积 $C = v \cdot \zeta$：

$$m = (C \bmod R) \cdot q^{-1} \bmod R = (C \land \mathrm{0xFFFF}) \cdot 3327 \land \mathrm{0xFFFF}$$ $$t = \lfloor (C + m \cdot q) / R \rfloor = (C + m \cdot 3329) \gg 16$$

最终约减结果 $t \in [0, 2q-1]$，仅需一次单周期的条件减法（若 $t \ge q$ 则 $t = t - q$）即可将结果严格收敛至 $[0, q-1]$ 区间。整个蝶形单元全部通过 FPGA 片上专用的 DSP48E1 硬核实现，单个蝶形单元仅占用 2 个 DSP 块即可实现零流水线停顿的连续模乘加。

4.1.2 零碰撞乒乓寻址矩阵

ML-KEM 的 256 点 NTT 包含 $\log_2(256) = 8$ 个计算阶段，每个阶段包含 128 次蝶形运算。为了消除读写 BRAM 产生的结构性冒险（Structural Hazards），微架构采用了双 Bank 交叉编址架构：

$$\mathrm{Bank\_ID}(i) = \mathrm{bit\_reverse}_8(i) \land 1, \quad \mathrm{Addr}(i) = \lfloor i / 2 \rfloor$$

通过专用的地址生成器（Address Generation Unit, AGU），硬件能够在每个时钟周期同时从两个独立的 BRAM 块中读取两个操作数，并在经过 3 级流水线蝶形运算后，准确无误地将结果写回对应的乒乓存储区域，实现了 256 点 NTT 变换仅耗时 132 个时钟周期的性能。

4.2 RM2：ML-DSA-652 模算术与拒绝采样高并发引擎

ML-DSA（FIPS 204）签名算法是基于 Module-SIS 困难问题的格签名方案，其数学参数空间与 ML-KEM 存在显著差异：模数 $q = 8380417 = 2^{23} - 2^{13} + 1$，多项式向量维度为 $k \times l = 6 \times 5$（ML-DSA-652 级别）。

4.2.1 大模数 Barrett 模约减

针对 $q = 8380417$ 的特殊代数形式，硬件采用了 Barrett 模约减架构。预计算常数 $\mu = \lfloor 2^{46} / q \rfloor = 8396807$。对于 46 位以内的输入 $Z$：

$$\hat{q} = \lfloor (Z \cdot \mu) / 2^{46} \rfloor = (Z \cdot 8396807) \gg 46$$ $$r = Z - \hat{q} \cdot 8380417$$

若 $r \ge q$，则执行一次校正减法 $r = r - q$。该结构在 DSP48E1 内部通过级联乘法器实现，具备极高的时钟收敛裕量。

4.2.2 拒绝采样器与非确定性循环解耦

ML-DSA 签名生成的关键难点在于签名向量的拒绝采样机制（Rejection Sampling）。在生成候选签名 $\mathbf{z} = \mathbf{y} + c\mathbf{s}_1$ 后，算法必须校验其多项式系数的无穷范数是否满足 $\|\mathbf{z}\|_\infty < \gamma_1 - \beta$ 以及是否满足抗旁路攻击的 Hint 校验条件。若不满足，则必须推倒重来，重新从种子扩展随机数并生成新的多项式向量 $\mathbf{y}$。

为了解决拒绝采样带来的非确定性时延抖动，硬件微架构设计了解耦式多级预取与验证流水线：

1. 集成专用的 Keccak SHAKE-256 伪随机数流生成器，在后台预先源源不断地生成候选多项式系数并推入弹性中间 FIFO；
2. 向量算术单元以完全常数时间（Constant-time）执行矩阵乘法 $\mathbf{A}\hat{\mathbf{y}}$；
3. 范数检测单元采用树状比较器（Tree Comparator），在 8 个周期内完成 256 个系数的并行边界扫描。一旦触发拒绝重试，控制状态机仅需 4 个周期即可完成局部上下文重置并无缝拉取预取的下一组多项式，将拒绝采样的平均性能损耗降至最低。

4.3 RM3：SLH-DSA-128s/128f 无状态哈希树遍历与 Keccak 流水线

SLH-DSA（FIPS 205）将安全性完全建立在底层哈希函数的抗碰撞性与单向性之上。为了在 FPGA 上高效实现这一海量哈希计算算法，RM3 模块构建了高度专业化的哈希流水线微架构。

4.3.1 Keccak-p[1600,24] 全展开与折叠混合引擎

在 SLH-DSA 中，Keccak 置换函数占据了超过 92% 的计算耗时。一个标准的 Keccak-f[1600] 包含 24 轮状态变换，每轮变换由五个代数步骤构成：

$$\mathrm{Round}(A) = \iota(\chi(\pi(\rho(\theta(A))))), \quad A \in \mathbb{F}_2^{5 \times 5 \times 64}$$

为了在芯片资源消耗与吞吐率之间取得最佳权衡，微架构采用了 2 轮/周期（2-Round unrolled）折叠架构：

• 内部设置两个级联的组合逻辑轮函数，在一个时钟周期内连续执行 2 轮变换；
• 整个 1600 位状态矩阵的 24 轮置换仅需 12 个时钟周期即可完成；
• 在 200 MHz 运行时钟下，单颗 Keccak 核心的置换吞吐率达到 $16.67\ \mathrm{M-permutations/sec}$。

4.3.2 WOTS+ 签名链与 ADRS 树地址自动化引擎

SLH-DSA 的签名由底层的 WOTS+ 一次性签名链构成。生成一条长度为 $w = 16$ 的哈希链需要连续执行 15 次带地址前缀的链式哈希运算：

$$\mathbf{x}_j = F(\mathrm{PK.seed}, \mathrm{ADRS}, \mathbf{x}_{j-1}), \quad j \in [1, 15]$$

每次哈希迭代前，必须按照标准严格修改 32 字节的地址结构体（ADRS，包含层级地址 Layer Address、树地址 Tree Address、类型字段 Type 以及链地址 Chain Address）。传统软件实现中，频繁的 ADRS 内存拷贝与大端序字节重排会造成巨大的 CPU 开销。而在 RM3 硬件微架构中，设计了专用 ADRS 硬件自动递增与打包引擎，ADRS 寄存器与 Keccak 吸收缓冲区的特定字节直接通过硬件硬连线映射，链步进时地址字段的自增在 0 周期内完成，实现了 WOTS+ 签名链的极限吞吐计算。

4.4 异构数据通路对比与时分复用模型

下图直观对比了格密码代数数论算力核（Module A: Lattice Arithmetic Engine）与无状态哈希签名树遍历流水线（Module B: Stateless Hash Tree Engine）在微架构数据通路上的本质差异，清晰揭示了通过 DFX 进行时分复用的必要性与合理性：

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5. 抗侧信道攻击与硬件物理安全级防护体系

在专用硬件密码模块的实际物理部署中，后量子密码算法面临着极为严峻的物理侧信道攻击（Side-Channel Attacks, SCA）威胁，包括差分功耗分析（DPA）、相关功耗分析（CPA）以及电磁辐射分析（EMA）。由于后量子算法的密钥尺寸与运算复杂度显著增加，未受保护的硬件实现极易在数千次甚至数百次执行跟踪（Traces）内泄露私钥。本章系统阐述动态重构边界下的瞬态清零、一阶掩码微架构转换，以及基于 1Gbps 物理 QRNG 连续注入的高强度侧信道防护体系。

5.1 动态重构边界下的瞬态状态擦除与物理清零

在 DFX 架构中，多个算法模块轮流占用同一块物理硬件可重构区域（RP）。若前一个算法（如 ML-KEM 解密）执行完毕后，其私钥多项式系数或中间态未被完全清除，后一个加载的算法模块或恶意注入的调试逻辑可能通过扫描 BRAM 残留数据窃取敏感机密。

为了满足高安全级别（如 GB/T 37092 三级及以上、FIPS 140-3 物理安全要求），系统建立了基于硬件强制的瞬态状态擦除与物理清零（Hardware Zeroization & State Scrubbing）机制：

1. 重构前强制清零：当解耦控制器拉高 decouple_en 后，首先向当前 RP 发送全局清零选通信号 zeroize_cmd；
2. 多端口并行擦写：可重构分区内部的 BRAM 控制器在接收到清零信号后，自动切换至内置的硬件清零状态机，在连续 64 个时钟周期内，向所有的片上 BRAM 物理地址并行写入伪随机噪声或全 0x00 字节；
3. ICAP 帧重写覆盖：在 ICAP 写入新的局部比特流时，FPGA 硬件底层的静态配置控制器会强制将所有触发器（FF）初始化为其初始属性（INIT=1'b0），彻底消除硅片上的电子残留效应。

5.2 一阶布尔与算术掩码微架构实现

对于格密码多项式运算与采样过程，系统全面部署了一阶掩码（First-Order Masking）防护体系，将所有涉及长期私钥与瞬态解密载荷的敏感中间变量分解为两个相互独立的随机份额（Shares）：

$$x = x_0 \oplus x_1 \quad (\mathrm{Boolean\ Sharing}) \quad \mathrm{or} \quad x = (x_0 + x_1) \bmod q \quad (\mathrm{Arithmetic\ Sharing})$$

5.2.1 算术掩码与布尔掩码的高速硬件转换器（A2B/B2A）

在 ML-KEM 的解封装（Decapsulation）阶段，解密运算（$u \cdot s$）在算术掩码域进行，而后续的明文多项式重构与哈希消息校验则必须在布尔掩码域执行。为此，硬件算力核集成了基于 Goubin 算法的高性能常数时间 A2B/B2A 转换流水线。

A2B 转换流水线通过引入 1Gbps QRNG 注入的刷新掩码 $r$，在硬件内部执行带进位递归布尔异或与与非门阵列，完全消除了进位链中间态在 CMOS 晶体管翻转时的功耗相关性，确保输出的布尔份额 $(B_0, B_1)$ 严格满足 $A = B_0 \oplus B_1$。所有转换逻辑在硬件中以完全固定的时钟周期数运行，杜绝了任何与数据相关的分支延迟，从而彻底阻断了基于执行时间的侧信道泄漏。

5.3 1Gbps QRNG 连续物理熵源注入与 DPA/CPA 阻断

一阶掩码与高阶掩码算法的物理安全性，完全取决于随机掩码份额的不可预测性与刷新频率。若随机数发生器的熵率不足，攻击者可以通过多迹线平均消除伪随机掩码的影响，从而使防护机制形同虚设。

在正微光电的硬件加速体系中，母公司正则量子（北京）技术有限公司与正微光电联合构建了基于量子真空涨落的 1Gbps 物理量子随机数发生器（QRNG）硬件熵源注入架构：

• 物理熵源原理：利用平衡零差探测器（Balanced Homodyne Detector）对空间连续变量量子真空态的电磁场正交分量涨落进行超高速采样，物理机制内禀不可预测；
• 全硬件后处理：通过片上集成的 Toeplitz 矩阵哈希与 NIST SP 800-90B / GM/T 0005 达标的在线健康测试（RCT 与 APT），实时输出物理纯熵；
• 直接总线注熵：1Gbps 的物理真随机比特流通过专用的 AXI-Stream 侧带总线，以高达 $125\ \mathrm{MB/s}$ 的速率持续注入可重构分区的掩码刷新单元（PRNG Re-seeding Engine），确保每一次多项式乘法与每一次 Keccak 轮变换均使用全新的物理量子熵进行掩码刷新。

5.4 非特定 t 检验（TVLA）评估与 $|t| < 4.5$ 门限收敛验证

为了从严谨的学术与工程标准量化硬件的抗侧信道能力，设计团队采用了国际通用的**非特定 t 检验（Test Vector Leakage Assessment, TVLA / CRI Welch’s t-test）**方法论。

在评估实验中，测试平台以固定明文与随机明文交替输入（Fixed vs Random Test），使用高带宽数字示波器（采样率 $5\ \mathrm{GS/s}$，模拟带宽 $1\ \mathrm{GHz}$）采集 FPGA 芯片在执行 ML-KEM 解密操作时的 $100,000$ 条电源功耗曲线。计算每个采样时间点 $j$ 上的 Welch’s t 统计量：

$$t(j) = \frac{\bar{X}_{\mathrm{fixed}}(j) - \bar{X}_{\mathrm{random}}(j)}{\sqrt{\frac{S_{\mathrm{fixed}}^2(j)}{N_{\mathrm{fixed}}} + \frac{S_{\mathrm{random}}^2(j)}{N_{\mathrm{random}}}}}$$

根据国际密码硬件安全评估准则，若在整个计算周期内，所有采样点上的 t 统计量绝对值严格满足 $|t(j)| < 4.5$，则在统计学上可以判定硬件实现没有发生可被利用的私钥一阶信息泄漏。

实测数据显示，在未启用掩码与 QRNG 刷新时，未受保护的 NTT 运算在第 45 个采样点处出现高达 $t = 28.4$ 的剧烈泄漏峰；而在开启正微光电的一阶硬件掩码与 1Gbps QRNG 实时注熵后，经 $100,000$ 条功耗曲线的全流程统计分析，全部采样点上的最大峰值收敛至 $|t|_{\max} = 3.12 < 4.5$，成功通过了严格的侧信道安全性验证。

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6. 异构混合加速：ARM 指令集协同与 PCIe 端到端吞吐实测

在复杂的工业网络网关、服务器密码机与嵌入式边界设备中，后量子密码的工程落地通常采用“异构协同”模式：主 CPU 处理协议状态机、报文编排与轻量级逻辑，而 FPGA 硬件重构卡则作为协处理器承载计算密集的后量子数学运算。本章详细介绍 Linux 内核驱动接口、ARM 平台 NEON 向量汇编指令级优化，以及 193 组全量已知答案测试（KAT）硬件验证结果。

6.1 主机端驱动与用户态 SDK 接口规范

为了向应用层暴露标准、统一且极简的密码敏捷调用接口，工程团队开发了高性能的 Linux 内核驱动模块（hyqrypt.ko）与配套的用户态 C/C++ SDK。

内核驱动通过自研的环形任务队列（Ring-Buffer Job Queue）管理计算任务，并实现了端到端的零拷贝（Zero-Copy）DMA 内存映射。应用层通过标准化的 ioctl 接口派发计算任务，核心交互定义如下：

// hyqrypt_ioctl.h — 用户态与内核驱动任务派发 ABI
#define HYQRYPT_IOC_MAGIC  'Q'
#define HYQRYPT_IOCTL_SUBMIT_JOB  _IOWR(HYQRYPT_IOC_MAGIC, 1, struct hyqrypt_job_desc)
#define HYQRYPT_IOCTL_DFX_SWITCH  _IOW(HYQRYPT_IOC_MAGIC,  2, struct hyqrypt_dfx_req)

enum pqc_algo_id {
    ALGO_MLKEM_768  = 0x01,
    ALGO_MLKEM_1024 = 0x02,
    ALGO_MLDSA_652  = 0x11,
    ALGO_MLDSA_87   = 0x12,
    ALGO_SLHDSA_128S= 0x21,
    ALGO_HYBRID_SM2_MLDSA = 0x31,
};

struct hyqrypt_job_desc {
    uint32_t algo_id;          // 目标算法枚举
    uint32_t op_mode;          // 0: KeyGen, 1: Encaps/Sign, 2: Decaps/Verify
    uint64_t input_dma_addr;   // 主机物理输入内存指针 (DMA 映射)
    uint32_t input_len;        // 输入数据字节数
    uint64_t output_dma_addr;  // 主机物理输出内存指针 (DMA 映射)
    uint32_t output_len;       // 期望输出字节数
    uint32_t status;           // 0: SUCCESS, 非0: 硬件错误码
    uint64_t exec_cycles;      // 硬件实测执行时钟周期数
};

当应用层发起 HYQRYPT_IOCTL_SUBMIT_JOB 请求时，驱动层首先检查当前 FPGA 可重构分区加载的算力模块是否与 algo_id 匹配。若不匹配，驱动层自动透明挂起当前任务，触发 HYQRYPT_IOCTL_DFX_SWITCH 完成板载 DDR3 到 ICAP 的毫秒级比特流热加载，待硬件完成重构与清零后，立即恢复并执行密码计算，整个过程对上层应用程序完全透明。

6.2 ARM 平台指令级向量加速与 FPGA 协同卸载

在物联网边缘与移动网关场景中，系统往往运行在基于 ARM 架构的嵌入式主控平台上（如 ARM Cortex-A7 或 Cortex-A53）。对于轻量级签名验签或握手协商，正微光电自研的嵌入式后量子算法库充分利用了 ARM NEON 128 位向量扩展指令集，对 NTT 蝶形运算与多项式乘法进行了深度的手写汇编重构。

通过将 8 个 16 位多项式系数打包进单条 Q 向量寄存器，配合双发射流水线指令调度与预取优化，算法库在纯软件执行环境下相对开源基线（如开源 liboqs 纯 C 实现）取得了 6.7~8.9 倍运算加速。

下表展示了 ARM 软件向量优化与 PCIe FPGA 硬件 DFX 卸载在关键后量子操作上的实测性能对比（测试环境：ARM Cortex-A7 @ 1.2 GHz vs FPGA Kintex-7 @ 200 MHz）：

数据表明，在资源极度受限的边缘终端上，NEON 指令级优化能够提供 6.7~8.9 倍的实用加速能力；而在汇聚网关与机房核心侧，通过 PCIe 将任务卸载至 FPGA DFX 硬件加速卡，可进一步将系统吞吐率提升 40 倍至 90 倍以上，充分满足高并发网络会话的实时处理需求。

6.3 193/193 全量已知答案测试（KAT）向量自动化验证

为了确保硬件 IP 核在各种极限工况、不同时序路径以及动态重构反复切换后的代数计算结果具备 100% 的数学精确性，正微光电构建了全自动化的已知答案测试（Known Answer Test, KAT）硬件级回环验证框架。

验证套件直接采纳 NIST 官方 ACVP（Automated Cryptographic Validation Protocol）测试向量库与国内商用密码测试标准，涵盖三大类验证场景：

1. 算法功能性向量（Algorithm Functional Vectors）：验证标准固定种子下的公私钥对生成、密文生成与签名生成结果；
2. 边缘异常测试向量（Corner-Case Vectors）：包含全零向量、多项式系数上溢（$c_i = q-1$）、拒绝采样极大重试次数以及伪造签名注入；
3. 重构应力测试向量（DFX Stress Vectors）：在连续执行 100,000 次算法动态热切换（ML-KEM $\to$ ML-DSA $\to$ SLH-DSA 循环交替）的同时，实时校验每一个算力模块输出的摘要与运算结果。

测试结果显示，正微光电自研的 PQC FPGA IP 核与 DFX 动态外壳在全部 193 组全量 KAT 测试向量中实现 193/193 全部通过，未发生任何位翻转、内存泄漏或重构死锁故障。

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7. 企业级与关键基础设施部署落地：密码敏捷性工程规范

将后量子密码硬件加速器集成至现有的工业控制网络、金融核心系统与能源调度中心，必须遵循严谨的密码工程演进规范。系统不仅要防范来自物理侧与网络侧的直接攻击，更要兼顾存量业务系统的高可用性与平滑过渡需求。本章阐述双轨演进合规架构、透明加固实施路线，以及正微光电在后量子硬件安全领域的专利布局与演进规划。

7.1 商用密码与国际标准双轨演进下的自适应算法热更新

在我国关键信息基础设施（如国家电网、高速铁路、银行清算系统、政务专网）的后量子密码升级改造中，合规要求系统必须同时满足国家商用密码管理条例（GB/T 39786 密评标准）与面向国际互通的抗量子密码标准规范。

基于 DFX 架构的硬件安全网关为这种“双轨演进”提供了最优的工程范式。在日常高并发通信中，硬件重构分区加载“国密 + 后量子”复合加速核，硬件原生执行 SM2/SM3/SM4 与 ML-KEM-768 的双重密钥协商机制（符合 RFC 9954 混合密钥交换规范）：

$$K = \mathrm{HKDF\_Extract}(\mathrm{salt}, K_{\mathrm{SM2}} \mathbin{\Vert} K_{\mathrm{MLKEM768}})$$

一旦密码主管部门颁布新的国家抗量子算法标准或发布紧急漏洞补丁，系统管理员仅需将新的局部比特流固件推送到网关的 DDR3 存储区，即可在不断电、不中断现有网络连接的前提下完成硬件级的算法在线升级，真正实现了“一次硬件部署，全生命周期密码敏捷”。

7.2 针对先存后解（HNDL）威胁的硬件级透明平滑迁移

针对敌对势力实施的“先存储，后解密”（HNDL）窃密攻击，关键核心数据的保密生命周期往往要求达到 10 年至 30 年以上。若等待量子计算机完全成型后再进行密码替换，历史被截获的密文将面临全部被破解的巨大风险。

通过在数据中心前置部署支持 DFX 动态局部重构的量子加密网关，企业能够在不改造上层业务软件代码的前提下，实现传输链路的透明抗量子加固。网关在 TCP/IP 协议栈底层拦截 TLS 1.3 / IPsec 流量，通过硬件 FPGA 实时完成大尺寸后量子公钥交换与快速验签，将单次握手引入的硬件附加时延严格压缩至 0.8 毫秒以内，彻底消除了后量子迁移对业务系统性能的负面冲击。

7.3 正微光电技术矩阵与自主硬件安全演进路线

作为专注于量子安全与后量子密码工程化实现的硬核科技企业，正微光电（品牌：正微光电，zwqtech.com；母公司：正则量子（北京）技术有限公司，成立于2022年；子公司：正微（杭州）光电科技有限公司，成立于2025年）依托自身在量子光学物理、专用集成电路设计与高性能系统软件领域的深厚积累，已建立起完整的自主知识产权技术壁垒。

截至目前，团队在高速物理量子随机数生成、抗量子硬件微架构、DFX 动态重构总线隔离以及侧信道防护等核心技术方向上，已累计获得 13 项授权专利。从量产级 1Gbps 物理 QRNG 芯片模组、PQC FPGA IP 核（193/193 KAT 测试全过）、ARM 嵌入式平台 6.7~8.9 倍向量加速算法库，到全栈企业级抗量子密钥管理系统（KMS）与量子加密网关，正微光电正为全球关键基础设施构筑坚实可靠的抗量子物理安全屏障。

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8. 参考文献

1. National Institute of Standards and Technology (NIST). FIPS 203: Module-Lattice-Based Key-Encapsulation Mechanism Standard. NIST Federal Information Processing Standards Publications, August 2024. Available: https://csrc.nist.gov/pubs/fips/203/final
2. National Institute of Standards and Technology (NIST). FIPS 204: Module-Lattice-Based Digital Signature Standard. NIST Federal Information Processing Standards Publications, August 2024. Available: https://csrc.nist.gov/pubs/fips/204/final
3. National Institute of Standards and Technology (NIST). FIPS 205: Stateless Hash-Based Digital Signature Standard. NIST Federal Information Processing Standards Publications, August 2024. Available: https://csrc.nist.gov/pubs/fips/205/final
4. National Institute of Standards and Technology (NIST). NIST SP 800-90B: Recommendation for the Entropy Sources Used for Random Bit Generation. NIST Special Publication, 2018. Available: https://csrc.nist.gov/pubs/sp/800/90/b/final
5. National Institute of Standards and Technology (NIST). FIPS 140-3: Security Requirements for Cryptographic Modules. NIST Federal Information Processing Standards Publications, 2019. Available: https://csrc.nist.gov/pubs/fips/140-3/final
6. Internet Engineering Task Force (IETF). RFC 9954: Hybrid Key Exchange in TLS 1.3. RFC Editor, 2024. Available: https://www.rfc-editor.org/rfc/rfc9954.html
7. Internet Engineering Task Force (IETF). RFC 8879: TLS Certificate Compression. RFC Editor, 2020. Available: https://www.rfc-editor.org/rfc/rfc8879.html
8. Internet Engineering Task Force (IETF). RFC 8446: The Transport Layer Security (TLS) Protocol Version 1.3. RFC Editor, 2018. Available: https://www.rfc-editor.org/rfc/rfc8446.html
9. National Institute of Standards and Technology (NIST). NIST SP 800-207: Zero Trust Architecture. NIST Special Publication, 2020. Available: https://csrc.nist.gov/pubs/sp/800/207/final
10. National Institute of Standards and Technology (NIST). NIST SP 800-56C Rev. 2: Recommendation for Key-Derivation Methods in Key-Establishment Schemes. NIST Special Publication, 2020. Available: https://csrc.nist.gov/pubs/sp/800/56/c/r2/final
11. International Association for Cryptologic Research (IACR). High-Throughput and Area-Efficient FPGA Implementations of ML-KEM and ML-DSA. Cryptology ePrint Archive, Report 2024/1143, 2024. Available: https://eprint.iacr.org/2024/1143
12. International Association for Cryptologic Research (IACR). Side-Channel Protections and Masking Architectures for Lattice-Based Cryptography on Reconfigurable Hardware. Cryptology ePrint Archive, Report 2023/1805, 2023. Available: https://eprint.iacr.org/2023/1805
13. International Association for Cryptologic Research (IACR). Formally Verified Constant-Time and Hardware Masking for Post-Quantum Signature Schemes. Cryptology ePrint Archive, Report 2024/535, 2024. Available: https://eprint.iacr.org/2024/535
14. International Association for Cryptologic Research (IACR). Hardware Architectures for Stateless Hash-Based Signatures: Benchmarks and Trade-Offs. Cryptology ePrint Archive, Report 2021/1417, 2021. Available: https://eprint.iacr.org/2021/1417